AMD Zen5锐龙9000内核布局解密：512位浮点单元大变

摘要： 在人工智能的世界里技术正成为提升理解和生成能力的关键本文将带你进入系统的实战篇从构建一个最小可行性的系统开始详细介绍如何将这一技术应用于实际场景中在大模型实战篇系列文章中风叔通过八...

在人工智能的世界里，RAG（Retrieval-Augmented Generation）技术正成为提升AI理解和生成能力的关键。本文将带你进入RAG系统的实战篇，从构建一个最小可行性的RAG系统开始，详细介绍如何将这一技术应用于实际场景中。在《AI大模型实战篇》系列文章中，风叔通过八篇文章，从最经典的ReAct模式开始，沿着规划路线介绍了REWOO...

10月7日消息，Nemez、Fitzchens Fitz、HighYieldYT等多位大神共同完成了Zen5架构锐龙9000系列的内核解密，包括高清照片、模块分布图。

锐龙9000系列延续了chiplet布局，包括一颗或两颗CCD、一颗IOD。

其中，CCD升级架构的同时，制造工艺也从N5 5nm升级为N4P 4nm，IOD则和锐龙7000系列上的完全一样，工艺也还是N6 6nm。

CCD整体布局如上，包括左右两排一共八个Zen5 CPU核心，夹在中间的所有核心共享的32MB三级缓存。

注意看，三级缓存的两排粉色长条区域，和以往一样，是为3D缓存预留的TSV硅通孔，锐龙9000X3D系列上会用到它。

下方是系统管理单元( U)、电源管理单元(PMU)、I/O互联模块，以及两个Infinity Fab c高速互连通道模块(IFoP)，EPYC上它们的作用更大。

左下角紫色的区域，被标注为 /调试之用。

细看每个核心，左侧大片区域是矢量执行单元，主要用作浮点操作，完整支持512位浮点路径，可用于 X-512指令，所以面积相当大，而且位于核心以及整个CCD的边缘，因为浮点运算发热量大，这样方便散热。

右侧是二级缓存，与之相连的就是三级缓存。

中间部分可以看到指令预取与解码、分支预测、微操缓存、调度器等组成的最重要的前端模块，以及32KB一级指令缓存、48KB一级数据缓存、整数执行单元、载入/存储单元。

IOD部分没啥新鲜的，128个流处理器的GPU核心、显示引擎、多媒体引擎、128-bit DDR5-5600内存控制器、28条PCIe 5.0控制器、U 3.x/2.0控制器、两个IFoP端口。

是的，没有原生U 4，X870E/X870上的接口都来自板载第三方主控。